引言

在 STM32F4 系列（如 STM32F407、STM32F429）中，Cortex-M4 内核集成了可选的 D-Cache（数据缓存），用于加速对 SRAM 和外部存储器的访问。然而，DMA 控制器直接访问内存，绕过 CPU 的缓存，这导致缓存中的数据与物理内存中的数据可能不一致。对于 DMA 描述符（如 DMA 控制块、链表节点），这种不一致会引发严重的错误，例如 DMA 读取到过期的描述符，或 CPU 修改描述符后未及时写入内存。因此，维护缓存一致性是嵌入式开发中不可回避的挑战。

原理剖析

D-Cache 的工作机制

D-Cache 是 CPU 和主存之间的高速缓存，以缓存行（通常为 32 字节）为单位存储数据。当 CPU 读取数据时，若命中缓存则直接返回；写入时，可能采用写回（write-back）策略，即数据先写入缓存，标记为脏，稍后统一写回内存。这种设计大幅减少了总线访问，但也意味着内存中的数据可能不是最新的。

DMA 与缓存冲突

DMA 控制器不经过缓存，直接读写内存。当 DMA 写入内存时，如果 CPU 的缓存中已有该地址的副本，缓存中的数据就会变得陈旧；当 DMA 读取内存时，如果 CPU 刚修改了缓存中的数据但尚未写回，DMA 就会读到旧值。对于 DMA 描述符，这种冲突会导致描述符内容错误，进而引发 DMA 传输失败或内存损坏。

三种实用策略

策略一：关闭 D-Cache（简单粗暴）

最直接的方法是禁用 D-Cache，彻底避免一致性问题。适用于对性能要求不高、或 DMA 操作频繁且数据量大的场景。

配置步骤

  1. 在系统初始化时，不使能 D-Cache，或通过 SCB_DisableDCache() 函数关闭。
  2. 确保所有内存访问都直接走总线，无需缓存维护。

代码示例

#include "stm32f4xx.h"

void SystemInit_CacheDisable(void) {
    // 禁用 D-Cache（如果之前已启用）
    SCB_DisableDCache();
    // 可选：禁用 I-Cache（指令缓存）以保持一致性，但通常不需要
    // SCB_DisableICache();
}

int main(void) {
    SystemInit_CacheDisable();
    // 初始化 DMA 和描述符...
    while(1) {
        // 正常业务逻辑
    }
}

注意事项

  • 关闭 D-Cache 会降低 CPU 访问内存的性能，特别是对大量数据处理的场景。
  • 如果使用外部 SDRAM，性能下降可能更明显。
  • 适用于简单应用或调试阶段。

策略二：软件维护缓存（清理与无效化）

在 DMA 操作前后，手动执行缓存清理（Clean）和无效化（Invalidate）操作，确保缓存与内存同步。这是最常用的方法，灵活且不牺牲性能。

原理

  • Clean：将缓存中脏数据写回内存，保证内存是最新的。
  • Invalidate：使缓存行失效，下次读取时从内存重新加载。

对于 DMA 描述符，通常在 CPU 修改描述符后、启动 DMA 前，执行 Clean；在 DMA 完成后、CPU 读取描述符前，执行 Invalidate。

配置步骤

  1. 使用 CMSIS 提供的函数：SCB_CleanDCache_by_Addr 和 SCB_InvalidateDCache_by_Addr。
  2. 注意地址对齐：这些函数要求地址按 32 字节对齐，且长度应为 32 的倍数。

代码示例

#include "stm32f4xx.h"

#define DESC_SIZE 32  // 描述符大小，假设为 32 字节

// DMA 描述符结构体示例
typedef struct {
    uint32_t control;
    uint32_t data_addr;
    uint32_t next_desc;
    uint32_t reserved;
} DMA_Desc_t;

DMA_Desc_t desc __attribute__((aligned(32)));  // 32 字节对齐

void DMA_Start(DMA_Desc_t *d) {
    // 1. 修改描述符内容
    d->control = 0x1;  // 设置控制位
    d->data_addr = (uint32_t)buffer;
    
    // 2. 清理缓存，确保描述符写回内存
    SCB_CleanDCache_by_Addr((uint32_t*)d, sizeof(DMA_Desc_t));
    
    // 3. 启动 DMA（假设 DMA 已配置为从内存读取描述符）
    DMA_StartTransfer(d);
}

void DMA_ISR(void) {
    // 1. DMA 传输完成中断
    // 2. 无效化缓存，确保读取到最新的描述符状态
    SCB_InvalidateDCache_by_Addr((uint32_t*)&desc, sizeof(DMA_Desc_t));
    
    // 3. 检查描述符状态
    if (desc.control & 0x2) {
        // 处理完成标志
    }
}

注意事项

  • 必须确保描述符地址和大小对齐到 32 字节，否则函数可能无法正确操作。
  • 如果描述符是数组，需要逐个处理或一次性处理整个数组（保证对齐）。
  • 频繁调用 Clean/Invalidate 会增加开销，但通常远小于 DMA 传输时间。

策略三：使用 MPU 配置非缓存区域（硬件隔离）

利用内存保护单元（MPU）将 DMA 描述符所在的存储区域设置为非缓存（Non-cacheable），这样 CPU 访问该区域时直接读写内存，无需缓存维护。

原理

MPU 允许将内存区域划分为不同属性，包括缓存策略。将描述符区域配置为 Normal memory, Non-cacheable，则 CPU 的读写操作绕过缓存，与 DMA 保持一致性。

配置步骤

  1. 使能 MPU，并配置一个区域覆盖描述符缓冲区。
  2. 设置区域属性为 Non-cacheable。
  3. 确保描述符变量放置在该区域（通过链接脚本或内存属性）。

代码示例

#include "stm32f4xx.h"

// 描述符缓冲区，放置到特定段（需在链接脚本中定义）
__attribute__((section(".noncacheable"))) DMA_Desc_t desc;

void MPU_Config(void) {
    // 1. 禁用 MPU
    MPU->CTRL = 0;
    
    // 2. 配置区域 0：覆盖描述符缓冲区（假设地址 0x20000000，大小 32 字节）
    MPU->RNR = 0;
    MPU->RBAR = (uint32_t)&desc;  // 基地址
    MPU->RASR = (0x0 << 0) |      // 禁用指令访问
                (0x1 << 1) |      // 允许特权和非特权访问
                (0x0 << 3) |      // 全访问权限
                (0x1 << 5) |      // 可共享
                (0x0 << 8) |      // 非缓存（Normal memory, Non-cacheable）
                (0x1 << 18) |     // 使能区域
                (0x0 << 19);      // 区域大小：32 字节（2^5）
    
    // 3. 使能 MPU
    MPU->CTRL = 1;
    __DSB();
}

int main(void) {
    MPU_Config();
    // 初始化 DMA...
    while(1) {
        // 无需手动缓存维护
    }
}

注意事项

  • 需要正确配置 MPU 区域大小和属性，否则可能引发总线错误。
  • 非缓存区域会降低 CPU 访问速度，但仅对描述符区域影响有限。
  • 链接脚本需定义 .noncacheable 段，并将描述符放入该段。

总结与对比

| 策略 | 优点 | 缺点 | 适用场景 | |------|------|------|----------| | 关闭 D-Cache | 简单，无一致性风险 | 性能下降 | 调试、低性能要求 | | 软件维护 | 灵活，性能较好 | 需手动操作，易出错 | 大多数应用 | | MPU 非缓存 | 硬件隔离，无需手动维护 | 配置复杂，占用 MPU 区域 | 描述符固定且频繁使用 |

在实际项目中，推荐优先考虑软件维护策略，因为它平衡了性能和复杂度。若描述符访问非常频繁，且对性能敏感，则使用 MPU 策略。关闭 D-Cache 仅作为最后手段。

结语

D-Cache 与 DMA 的一致性维护是 STM32F4 开发中的关键点，尤其在涉及 DMA 描述符时。通过理解原理并选择合适的策略，可以避免难以排查的偶发错误。希望本文的三种策略能帮助你构建更可靠的嵌入式系统。