STM32F4 系列 D-Cache 与 SDRAM 数据一致性：从伪共享到硬件屏障的实战修复

一、问题背景：D-Cache 与 SDRAM 的“速度差”陷阱

STM32F4 系列（如 STM32F429/439）内置 1MB RAM，但复杂应用（如 GUI、音视频处理）常需外扩 SDRAM（如 W9825G6KH）。Cortex-M4 内核带有可配置的 D-Cache（数据缓存），默认在 F4 系列中为写通（Write-Through）模式，但若配置为写回（Write-Back）模式，CPU 写入数据仅更新 Cache，不会立即写入 SDRAM。此时，若 DMA 或外设直接访问 SDRAM，将读到陈旧数据，反之亦然。

**伪共享（False Sharing）**是更隐蔽的问题：当两个 CPU 核心（或 CPU 与 DMA）频繁访问同一 Cache Line（32 字节）内的不同变量时，缓存行被反复失效，导致性能断崖式下降。STM32F4 虽为单核，但 DMA 与 CPU 的并发访问同样会触发类似效应。

二、原理剖析：Cortex-M4 缓存架构与一致性模型

2.1 D-Cache 工作模式

  • 写通（Write-Through）：CPU 写数据时同时更新 Cache 和主存，保证一致性，但性能较低。
  • 写回（Write-Back）：CPU 写数据仅更新 Cache，标记为 Dirty，延迟写回主存，性能高但需软件维护。

2.2 硬件屏障指令

  • DMB（Data Memory Barrier）：确保屏障前的所有内存访问完成后，才执行屏障后的访问。
  • DSB（Data Synchronization Barrier）：等待所有内存访问完成，并阻塞流水线，用于关键同步点。
  • ISB（Instruction Synchronization Barrier）：清空流水线，用于指令缓存维护。

2.3 缓存维护操作

  • Clean：将 Dirty Cache Line 写回主存。
  • Invalidate：丢弃 Cache Line，下次读取强制从主存加载。
  • Clean & Invalidate：先写回再失效，常用于 DMA 传输前。

三、实战场景：DMA 与 CPU 共享 SDRAM 缓冲区

假设使用 SDRAM 作为音频采样缓冲区，ADC 通过 DMA 写入数据，CPU 进行滤波处理。若 D-Cache 处于写回模式，CPU 读取 DMA 写入的数据时可能命中陈旧 Cache，导致滤波结果错误。

四、配置步骤：启用 D-Cache 并设置 MPU 属性

4.1 启用 D-Cache

在 main() 中调用 SCB_EnableDCache()，并设置 MPU 将 SDRAM 区域配置为非缓存（Strongly-Ordered）或写通，避免一致性维护负担。

// 配置 MPU 保护 SDRAM 区域（0xC0000000，大小 8MB）
void MPU_Config(void) {
    MPU_Region_InitTypeDef MPU_InitStruct;
    HAL_MPU_Disable();
    
    MPU_InitStruct.Enable = MPU_REGION_ENABLE;
    MPU_InitStruct.BaseAddress = 0xC0000000;
    MPU_InitStruct.Size = MPU_REGION_SIZE_8MB;
    MPU_InitStruct.AccessPermission = MPU_REGION_FULL_ACCESS;
    MPU_InitStruct.IsBufferable = MPU_ACCESS_NOT_BUFFERABLE;
    MPU_InitStruct.IsCacheable = MPU_ACCESS_NOT_CACHEABLE; // 非缓存，直接访问 SDRAM
    MPU_InitStruct.IsShareable = MPU_ACCESS_SHAREABLE;
    HAL_MPU_ConfigRegion(&MPU_InitStruct);
    
    HAL_MPU_Enable(MPU_CONTROL_HRD_MODE);
}

4.2 初始化 SDRAM 并启用 D-Cache

int main(void) {
    HAL_Init();
    SystemClock_Config();
    MPU_Config();
    SDRAM_Init(); // 初始化 FMC 控制器
    SCB_EnableDCache(); // 启用 D-Cache（注意：若 MPU 已禁用缓存，则此操作不影响 SDRAM）
    
    // 业务代码...
}

五、核心代码：手动维护一致性（若 MPU 配置为缓存模式）

若出于性能考虑，将 SDRAM 配置为写回模式，则必须手动执行缓存维护。

5.1 DMA 写入前：Clean 缓存，确保数据落主存

void DMA_BeforeWrite(uint32_t *buf, uint32_t len) {
    // 确保 CPU 写入的数据从 Cache 写回 SDRAM
    SCB_CleanDCache_by_Addr((uint32_t*)buf, (int32_t)len);
    // 硬件屏障，等待 Clean 完成
    __DSB();
}

5.2 DMA 读取前：Invalidate 缓存，避免读取陈旧数据

void DMA_BeforeRead(uint32_t *buf, uint32_t len) {
    // 使缓存行失效，强制从 SDRAM 重新加载
    SCB_InvalidateDCache_by_Addr((uint32_t*)buf, (int32_t)len);
    __DSB();
}

5.3 完整示例：音频采集与处理

#define BUF_SIZE 1024
uint32_t adc_buf[BUF_SIZE] __attribute__((section(".sdram"))); // 放置于 SDRAM

void HAL_ADC_ConvCpltCallback(ADC_HandleTypeDef *hadc) {
    // DMA 已写入 adc_buf，需先 Invalidate 缓存
    SCB_InvalidateDCache_by_Addr((uint32_t*)adc_buf, sizeof(adc_buf));
    __DSB();
    
    // 处理数据（此时读取的是最新数据）
    process_audio(adc_buf, BUF_SIZE);
    
    // 处理完成后，若需将结果写回 SDRAM，则 Clean
    SCB_CleanDCache_by_Addr((uint32_t*)adc_buf, sizeof(adc_buf));
    __DSB();
}

六、伪共享的实战修复：对齐与填充

伪共享发生在 CPU 与 DMA 频繁访问同一 Cache Line 的不同变量时。例如：

struct SharedData {
    uint32_t flag;    // CPU 频繁读写
    uint32_t data[8]; // DMA 频繁写入
};

若 flag 和 data 位于同一 32 字节 Cache Line，DMA 写入 data 会使整个 Line 失效，CPU 访问 flag 时需重新加载，反之亦然。

修复方法：使用 __attribute__((aligned(32))) 对齐，并填充至 Cache Line 大小。

struct SharedData {
    uint32_t flag;    // CPU 频繁读写
    uint8_t padding[28]; // 填充至 32 字节对齐
    uint32_t data[8]; // DMA 频繁写入
} __attribute__((aligned(32)));

这样 flag 和 data 分属不同 Cache Line，避免相互失效。

七、注意事项与调试技巧

  • MPU 配置优先：若 SDRAM 区域被配置为非缓存，则无需手动维护，但性能较低。建议对性能关键区域使用写回模式，并配合手动维护。
  • 缓存行大小：STM32F4 的 D-Cache Line 为 32 字节，维护时地址需 32 字节对齐，长度也需为 32 的倍数，否则可能遗漏部分行。
  • DMA 描述符：若使用 DMA 中断，确保在中断中执行 Invalidate 后再访问数据。
  • 调试工具：使用 ST-Link 的 Cache 调试插件（如 STM32CubeMonitor）观察 Cache 命中率，或通过逻辑分析仪对比 SDRAM 读写时序。
  • 屏障指令：在 Clean/Invalidate 后必须加 __DSB()，否则后续访问可能乱序执行。

八、总结

D-Cache 与 SDRAM 的一致性问题是 STM32F4 高性能应用的常见坑。通过理解缓存模式、掌握硬件屏障指令和缓存维护操作，并合理配置 MPU 区域属性，可彻底解决数据错乱问题。伪共享则需通过数据对齐和填充来规避。实战中，务必结合具体场景选择缓存策略，在性能与一致性之间取得平衡。