一、问题背景：D-Cache 带来的“隐形”数据错乱

在 STM32F4 系列（如 STM32F407、STM32F429）中，Cortex-M4 内核集成了可选的 D-Cache（数据缓存）和 I-Cache。当系统主频较高（如 168MHz）且外部 SDRAM 速度较慢时，D-Cache 能显著提升性能。然而，D-Cache 的引入也带来了数据一致性问题：CPU 写入的数据可能暂存在 Cache 中，而外部设备（如 DMA、LCD 控制器）直接访问 SDRAM 时，读到的却是旧数据；反之，DMA 写入 SDRAM 的数据，CPU 可能从 Cache 中读到过期数据。

这种问题表现为：LCD 显示花屏、DMA 传输数据错位、通信协议偶发错误等，且难以通过常规调试定位。

二、原理剖析：为什么会出现不一致？

1. D-Cache 的工作机制

Cortex-M4 的 D-Cache 采用写回（Write-back）策略：CPU 写数据时，仅更新 Cache 行（通常 32 字节），并标记为“脏”（Dirty），并不立即写回 SDRAM。当 Cache 行被替换或显式 Clean 操作时，才将数据写回内存。

2. 不一致的两种场景

CPU 写，DMA 读：CPU 更新数据到 Cache，但 SDRAM 中仍是旧值。DMA 从 SDRAM 读取时，得到旧数据。
DMA 写，CPU 读：DMA 将新数据写入 SDRAM，但 CPU 的 Cache 中可能残留旧数据，导致 CPU 读回旧值。

3. volatile 的局限

volatile 关键字仅告诉编译器不要优化对该变量的访问，但它无法控制硬件 Cache 的行为。即使每次访问都生成内存读写指令，数据仍可能命中 Cache，因此 volatile 不能解决缓存一致性问题。

4. 内存屏障的作用

内存屏障（Memory Barrier）指令（如 DMB、DSB）用于保证内存访问顺序，但同样不直接操作 Cache。它们主要防止编译器和 CPU 重排指令，对于 Cache 一致性，必须配合 Cache 维护操作（Clean/Invalidate）。

三、解决方案：MPU + Cache 维护 + 内存屏障

1. 配置 MPU 设置 SDRAM 区域为“非缓存”或“写通”

最直接的方法是通过 MPU（内存保护单元）将 SDRAM 区域配置为“非缓存”（Normal memory, Non-cacheable）或“写通”（Write-through）。这样 CPU 读写直接访问 SDRAM，避免不一致。但会牺牲性能。

配置示例（将 0xC0000000 起始的 8MB SDRAM 设为非缓存）：

void MPU_Config_SDRAM_NonCacheable(void)
{
    MPU_Region_InitTypeDef MPU_InitStruct;
    
    __HAL_RCC_MPU_CLK_ENABLE();
    
    HAL_MPU_Disable();
    
    MPU_InitStruct.Enable = MPU_REGION_ENABLE;
    MPU_InitStruct.BaseAddress = 0xC0000000;
    MPU_InitStruct.Size = MPU_REGION_SIZE_8MB;
    MPU_InitStruct.SubRegionDisable = 0;
    MPU_InitStruct.TypeExtField = MPU_TEX_LEVEL0;  // TEX=000, C=0, B=0 -> Non-cacheable
    MPU_InitStruct.AccessPermission = MPU_REGION_FULL_ACCESS;
    MPU_InitStruct.DisableExec = MPU_INSTRUCTION_ACCESS_DISABLE;
    MPU_InitStruct.IsShareable = MPU_ACCESS_NOT_SHAREABLE;
    MPU_InitStruct.IsBufferable = MPU_ACCESS_NOT_BUFFERABLE;
    MPU_InitStruct.IsCacheable = MPU_ACCESS_NOT_CACHEABLE;
    HAL_MPU_ConfigRegion(&MPU_InitStruct);
    
    HAL_MPU_Enable(MPU_PRIVILEGED_DEFAULT);
}

2. 保留 Cache 并手动维护一致性

如果性能要求高，可保留 Cache，在关键操作前后执行 Clean 和 Invalidate。

关键函数：

/* 清空指定地址范围的 Cache（写回 SDRAM） */
void SCB_CleanDCache_by_Addr(uint32_t *addr, int32_t dsize);

/* 使指定地址范围的 Cache 失效（丢弃） */
void SCB_InvalidateDCache_by_Addr(uint32_t *addr, int32_t dsize);

/* 先清空再失效 */
void SCB_CleanInvalidateDCache_by_Addr(uint32_t *addr, int32_t dsize);

注意：地址必须 32 字节对齐，大小也需对齐到 32 字节。

3. 内存屏障的使用

在 Cache 操作前后，添加 DMB 或 DSB 确保顺序。

__DSB();  // 数据同步屏障，等待所有内存访问完成
__DMB();  // 数据内存屏障，确保屏障前后的内存访问顺序

四、实战代码示例：DMA 与 CPU 共享 SDRAM 缓冲区

假设我们有一个 SDRAM 缓冲区 sdram_buf，DMA 从外设接收数据到该缓冲区，CPU 需要读取处理。

#define SDRAM_BUF_ADDR  0xC0000000
#define BUF_SIZE        1024

// 缓冲区必须 32 字节对齐
uint8_t sdram_buf[BUF_SIZE] __attribute__((at(SDRAM_BUF_ADDR)));

// 1. DMA 接收完成回调
void DMA_RxComplete_Callback(void)
{
    // 确保 DMA 写入完成（实际上 DMA 完成后已保证），然后使 Cache 失效
    __DMB();
    SCB_InvalidateDCache_by_Addr((uint32_t *)sdram_buf, BUF_SIZE);
    __DMB();
    
    // 现在 CPU 可以安全读取 sdram_buf
    ProcessData(sdram_buf);
}

// 2. CPU 写数据后，通知 DMA 发送
void SendData_via_DMA(void)
{
    // 先 Clean Cache，确保数据写回 SDRAM
    __DMB();
    SCB_CleanDCache_by_Addr((uint32_t *)sdram_buf, BUF_SIZE);
    __DMB();
    
    // 启动 DMA 发送
    HAL_DMA_Start_IT(&hdma, (uint32_t)sdram_buf, (uint32_t)&uart_tx, BUF_SIZE);
}

注意：如果缓冲区大小不是 32 的倍数，需向上取整，否则可能遗漏边缘数据。

五、排查步骤：如何定位数据一致性问题

复现并缩小范围：记录故障发生的操作序列，尝试禁用 D-Cache 看问题是否消失。若消失，则基本确定是缓存一致性问题。
检查缓冲区对齐：确认共享缓冲区是否 32 字节对齐，否则 Cache 操作可能无效。
审查 DMA 与 CPU 的访问顺序：确保在 DMA 启动前 Clean，在 DMA 完成后 Invalidate。
使用 MPU 临时配置：将 SDRAM 设为非缓存，验证问题是否解决，以区分是缓存问题还是其他逻辑错误。
添加内存屏障：在关键点添加 DMB/DSB，排除编译器和硬件重排的影响。

六、注意事项与最佳实践

不要依赖 volatile 解决缓存问题：它只影响编译器，不影响硬件缓存。
Cache 操作开销较大：频繁 Clean/Invalidate 会降低性能，建议批量操作或使用 MPU 配置非缓存区域。
中断与 DMA 并发：在中断中执行 Cache 操作时，注意中断优先级和嵌套，避免死锁。
使用 CMSIS 函数：SCB_CleanDCache_by_Addr 等函数是 CMSIS 提供的标准接口，可移植性好。
调试技巧：利用调试器查看 Cache 状态寄存器（如 DCCSR）或使用逻辑分析仪观察 SDRAM 总线，确认实际读写时序。

七、总结

STM32F4 的 D-Cache 与 SDRAM 数据一致性是嵌入式开发中的经典难题。理解 Cache 的写回机制，合理使用 MPU 配置、Cache 维护指令和内存屏障，才能确保数据正确。建议在项目初期就规划好共享内存区域，优先考虑非缓存配置，或建立统一的缓存管理模块，避免后期零散修改带来的风险。希望本文的实战经验能帮助你快速定位并解决类似问题。

STM32F4 系列 D-Cache 与 SDRAM 数据一致性：从原理到 volatile/内存屏障的实战排查